A.HDPLD和FPGA
B.GAL
C.HDPLD
D.FPGA
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你可能感興趣的試題
A.復(fù)雜
B.控制為主
C.時(shí)序?yàn)橹?
D.較簡單
A.復(fù)雜
B.控制為主
C.時(shí)序?yàn)橹?
D.較簡單
A.PAL
B.GAL
C.HDPLD
D.FPGA
A.用戶電路板
B.特制的電路板
C.編程器
D.專用編程器
A.100
B.1000
C.10000
D.10000
A.PLA
B.PAL
C.GAL
D.E2PROM
A.100
B.1000
C.10000
D.10000
A.M1+M2
B.M1×M2
C.M1—M2
D.M1%M2
A.計(jì)數(shù)器
B.比較器
C.譯碼器
D.編碼器
A.計(jì)數(shù)器
B.分頻器
C.移位寄存器
D.脈沖發(fā)生器
最新試題
電可擦除的PROM器件是()
TTL與非門輸出低電平的參數(shù)規(guī)范值是()
利用2個(gè)74LS138和1個(gè)非門,可以擴(kuò)展得到1個(gè)()線譯碼器。
兩個(gè)與非門構(gòu)成的基本RS觸發(fā)器,當(dāng)Q=1、Q=0時(shí),兩個(gè)輸入信號R=1和S=1。觸發(fā)器的輸出Q會(huì)()。
DRAM4164有2根片選線(RAS和CAS)、8根地址線和1根數(shù)據(jù)線。請判斷它的存儲(chǔ)容量為多少?
如果把D觸發(fā)器的輸出Q反饋連接到輸入D,則輸出Q的脈沖波形的頻率為CP脈沖頻率f的()。
什么是觸發(fā)器的不定狀態(tài),如何避免不定狀態(tài)的出現(xiàn)?
小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為()
要使JK觸發(fā)器的輸出Q從1就成0,它的輸入信號JK就為()。
具有“有1出0、全0出1”功能的邏輯門是()