A.復(fù)雜
B.控制為主
C.時(shí)序?yàn)橹?
D.較簡(jiǎn)單
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A.復(fù)雜
B.控制為主
C.時(shí)序?yàn)橹?
D.較簡(jiǎn)單
A.PAL
B.GAL
C.HDPLD
D.FPGA
A.用戶電路板
B.特制的電路板
C.編程器
D.專用編程器
A.100
B.1000
C.10000
D.10000
A.PLA
B.PAL
C.GAL
D.E2PROM
A.100
B.1000
C.10000
D.10000
A.M1+M2
B.M1×M2
C.M1—M2
D.M1%M2
A.計(jì)數(shù)器
B.比較器
C.譯碼器
D.編碼器
A.計(jì)數(shù)器
B.分頻器
C.移位寄存器
D.脈沖發(fā)生器
A.置最小數(shù)
B.反饋復(fù)位
C.反饋預(yù)置
D.時(shí)鐘禁止
最新試題
以下代碼中為無(wú)權(quán)碼的為()。
什么是觸發(fā)器的空翻現(xiàn)象,如何避免空翻?
用1M×4的DRAM芯片通過()擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
判斷如下VHDL的操作是否正確,如不正確,請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為()
TTL與非門閾值電壓UT的典型值是()
具有“有1出0、全0出1”功能的邏輯門是()
雙積分型數(shù)字電壓表是否需要取樣-保持電路?請(qǐng)說(shuō)明理由。
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù),需要增加若干個(gè)()。
根據(jù)什么判斷簡(jiǎn)單電路中的險(xiǎn)象存在?