用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。

若停電數(shù)分鐘后恢復(fù)供電，（）中的信息能夠保持不變。

一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。

TTL與非門(mén)輸入短路電流IIS的參數(shù)規(guī)范值是（）。

TTL與非門(mén)輸出高電平的參數(shù)規(guī)范值是（）

判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類(lèi)型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線(xiàn)。

7系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

兩個(gè)與非門(mén)構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)（）。

如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。