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問(wèn)答題簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。

1.單項(xiàng)選擇題用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。

A.非門
B.與非門
C.或門
D.或非門

2.單項(xiàng)選擇題利用2個(gè)74LS138和1個(gè)非門，可以擴(kuò)展得到1個(gè)（）線譯碼器。

A.2-4
B.3-8
C.4-16
D.無(wú)法確定

3.單項(xiàng)選擇題10-4線優(yōu)先編碼器允許同時(shí)輸入（）路編碼信號(hào)。

A.1
B.9
C.10
D.多

4.單項(xiàng)選擇題TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是（）。

A.20μA
B.40μA
C.1.6mA
D.16mA

5.單項(xiàng)選擇題TTL與非門閾值電壓UT的典型值是（）

A.0.4V
B.1.4V
C.2V
D.2.4V

6.單項(xiàng)選擇題TTL與非門輸出低電平的參數(shù)規(guī)范值是（）

A.Uol≤0.3V
B.Uol≥0.3V
C.Uol≤0.4V
D.Uol=0.8V

7.單項(xiàng)選擇題TTL與非門輸出高電平的參數(shù)規(guī)范值是（）

A.U_oh≥1.4V
B.U_oh≥2.4V
C.U_oh≥3.3V
D.U_oh=3.6V

8.問(wèn)答題一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。

9.問(wèn)答題判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

10.問(wèn)答題簡(jiǎn)述VHDL語(yǔ)言的主要優(yōu)點(diǎn)。