A.接相應(yīng)的邏輯電平
B.與有用輸入端并接
C.懸空
D.接電源
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A.TTL
B.ECL
C.HTL
D.I2L
A.高電平
B.低電平
C.高阻
D.失效
A.TTL集成門電路的電源電壓比CMOS集成門電路的電源電壓范圍寬。
B.TTL集成門電路的功耗比CMOS集成門電路的功耗低。
C.TTL與非門的輸入端可以懸空,CMOS與非門的輸入端不可以懸空。
D.TTL與非門和CMOS與非門的輸入端都可以懸空。
A.電壓傳輸特性
B.輸入特性
C.輸出特性
D.動態(tài)特性
A.結(jié)構(gòu)簡單、成本低
B.輸出的高低電平數(shù)值和輸入高、低電平數(shù)值不相等
C.帶負載能力差
D.帶負載能力強
A.邏輯符號
B.功能表
C.真值表
D.狀態(tài)轉(zhuǎn)換圖
A.TTL集成電路
B.PMOS集成電路
C.NMOS集成電路
D.CMOS集成電路
A.晶體二極管
B.晶體三極管
C.MOS晶體管
D.電阻
A.雙極性集成電路
B.TTL集成電路
C.CMOS集成電路
D.單極性集成電路
A.電阻
B.電容
C.二極管
D.三極管
最新試題
一個VHDL模塊是否必須有一個實體和一個結(jié)構(gòu)體?是否可以有多個實體和結(jié)構(gòu)體?簡述它們的作用。
根據(jù)什么判斷簡單電路中的險象存在?
用1M×4的DRAM芯片通過()擴展可以獲得4M×8的存儲器。
簡述用譯碼器或多路選擇器實現(xiàn)組合邏輯電路的不同之處。
要使JK觸發(fā)器的輸出Q從1就成0,它的輸入信號JK就為()。
若停電數(shù)分鐘后恢復(fù)供電,()中的信息能夠保持不變。
判斷如下VHDL的操作是否正確,如不正確,請改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
小容量RAM內(nèi)部存儲矩陣的字數(shù)與外部地址線數(shù)n的關(guān)系一般為()
與倒T形電阻網(wǎng)絡(luò)DAC相比,權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點是消除了()對轉(zhuǎn)換精度的影響。
以下代碼中為無權(quán)碼的為()。