A.時序邏輯
B.施密特觸發(fā)器
C.單穩(wěn)態(tài)觸發(fā)器
D.多諧振蕩器
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A.電路簡單
B.頻率穩(wěn)定度高
C.振蕩頻率高
D.振蕩頻率低
A.3
B.4
C.5
D.6
A.畫原始狀態(tài)轉(zhuǎn)換圖
B.進行狀態(tài)編碼
C.求時鐘方程
D.求驅(qū)動方程
A.l～10
B.1～16
C.1～99
D.1～100
A.1-~15
B.1～16
C.1～32
D.1～256
A.環(huán)形計數(shù)器
B.扭環(huán)形計數(shù)器
C.移位寄存器
D.序列信號檢測器
A.5
B.10
C.31
D.32
A.計數(shù)器
B.寄存器
C.全加器
D.序列信號檢測器
A.狀態(tài)轉(zhuǎn)換圖
B.特性方程
C.卡諾圖
D.數(shù)理方程
A.計數(shù)器
B.移位寄存器
C.全加器
D.序列信號檢測器
最新試題
如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。
采用浮柵技術(shù)的EPROM中存儲的數(shù)據(jù)是（）可擦除的。
基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài)，所以它不能被稱為（）觸發(fā)器。
用1M×4的DRAM芯片通過（）擴展可以獲得4M×8的存儲器。
一個VHDL模塊是否必須有一個實體和一個結(jié)構(gòu)體？是否可以有多個實體和結(jié)構(gòu)體？簡述它們的作用。
判斷如下VHDL的操作是否正確，如不正確，請改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點是消除了（）對轉(zhuǎn)換精度的影響。
如要將一個最大幅度為5.1V的模擬信號轉(zhuǎn)換為數(shù)字信號，要求輸入每變化20mV，輸出信號的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。
具有“有1出0、全0出1”功能的邏輯門是（）
用原碼輸出的譯碼器實現(xiàn)多輸出邏輯函數(shù)，需要增加若干個（）。